2018年中國刻蝕設(shè)備市場規(guī)模及呈現(xiàn)趨勢分析：先進制程與存儲技術(shù)推動刻蝕設(shè)備投資占比提升[圖]

    刻蝕是指用化學或物理的方法，有選擇地去除硅表面層材料的過程，其工藝目的是把光刻膠圖形精確的轉(zhuǎn)移到硅片上，最后達到復(fù)制掩模板圖形的目的。刻蝕的微觀機理，可以從字面上拆分：（1）刻，物理作用，宏觀上指用刀刻，微觀上是指有粒子動量（力）去撞；（2）蝕，化學的作用，宏觀上指腐蝕物理，微觀上是指，被激活的分子或原子和目標物質(zhì)的分子發(fā)生反應(yīng)，異化掉該物質(zhì)。

    一、刻蝕設(shè)備市場規(guī)模

    目前刻蝕技術(shù)以等離子體干法刻蝕為主導(dǎo)。刻蝕可以分為濕法刻蝕和干法刻蝕，干法刻蝕是目前主流的刻蝕技術(shù)，其中以等離子體干法刻蝕為主導(dǎo)。等離子體刻蝕設(shè)備原理是利用等離子體放電產(chǎn)生的帶化學活性的粒子，在離子的轟擊下，與表面的材料發(fā)生化學反應(yīng)，產(chǎn)生可揮發(fā)的氣體，從而在表面的材料上加工出微觀結(jié)構(gòu)。

    按照刻蝕材料，干法刻蝕包括：1.介質(zhì)刻蝕，包括氧化硅刻蝕（制作制作接觸孔、通孔），氮化硅刻蝕（形成MOS器件的有源區(qū)和鈍化窗口）。介質(zhì)刻蝕要求刻蝕高深寬比深孔、深槽，同時需要對下層材料有較高的選擇比。2.硅刻蝕，包括多晶硅刻蝕（形成MOS柵電極，是特征尺寸刻蝕）、單晶硅刻蝕（形成IC的STI槽和垂直電容槽），是定義特征尺寸的關(guān)鍵工序。對多晶硅刻蝕要求高選擇比，防止柵氧化層穿通，大于150:1；好的均勻性和重復(fù)性；高度的各向異性。對單晶硅要求對每個溝槽進行精確的控制，要求有一致的光潔度、接近的垂直側(cè)壁、正確的深度和圓滑的溝槽頂角和底角。3.金屬刻蝕。

    包括刻蝕鋁，形成IC的金屬互聯(lián)等。

    干法刻蝕的主要內(nèi)容與刻蝕要求

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    半導(dǎo)體制造業(yè)是重資產(chǎn)投入產(chǎn)業(yè)，需要大量設(shè)備投資，設(shè)備投資占整個總體投資比例為70%左右；設(shè)備投資中，晶圓處理設(shè)備投資額最大，占整體設(shè)備投資比例超過80%。2018年晶圓處理設(shè)備投資金額占整體設(shè)備投資比例達81%，晶圓處理設(shè)備中光刻機、刻蝕機和薄膜沉積設(shè)備投資金額占比最大，除了光刻機，刻蝕設(shè)備價值量最大，占晶圓設(shè)備投資的20%左右。

    全球晶圓處理設(shè)備市場景氣度向上

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    2018年晶圓處理設(shè)備銷售額占總設(shè)備銷售額的81%

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    半導(dǎo)體晶圓處理設(shè)備價值量占比情況

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    智研咨詢發(fā)布的《2020-2026年中國刻蝕設(shè)備行業(yè)競爭格局分析及投資潛力研究報告》數(shù)據(jù)顯示：除2008/2009年刻蝕設(shè)備銷售額隨著全球經(jīng)濟形勢出現(xiàn)較大幅度衰退之外，2006年至今，刻蝕設(shè)備市場規(guī)模一直在60億美元上下波動。全球半導(dǎo)體設(shè)備銷售額在2018年創(chuàng)紀錄，2019年重整，預(yù)計2020年再創(chuàng)新高。

    全球刻蝕設(shè)備市場規(guī)模變化

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    中國刻蝕設(shè)備市場規(guī)模

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    中國半導(dǎo)體投資主力正在改變，中國公司對半導(dǎo)體工廠投資逐漸超越外國公司。從投資方角度看，2017年前，海外國際性公司，如三星、SK海力士、英特爾是國內(nèi)晶圓工廠建設(shè)主力，半導(dǎo)體設(shè)備消費也領(lǐng)先于國內(nèi)其他公司；2017年后，中國公司投資快速增長，預(yù)計2019和2020年中國公司對國內(nèi)晶圓工廠的投資將超越外國公司。

    中/外公司對中國半導(dǎo)體工廠投資額對比

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    二、刻蝕設(shè)備呈現(xiàn)趨勢

    1.先進制程與存儲技術(shù)推動刻蝕設(shè)備投資占比提升。

    一方面，在14納米到10納米、7納米甚至5納米的制程演進中，現(xiàn)在市場上普遍適用色沉浸式光刻機受光波廠的限制，關(guān)鍵尺寸無法滿足要求，因此需要通過多次沉積+刻蝕的方式來實現(xiàn)更小的尺寸，多重模板工藝增加了刻蝕設(shè)備的需求。同時由于關(guān)鍵尺寸的減小，對刻蝕的各種指標的要求也更加苛刻，隨著制程的不斷演進，刻蝕設(shè)備的占比近年來也呈現(xiàn)快速提升趨勢。

    另一方面，2D存儲器件線寬接近物理極限，NAND閃存進入3D時代，而3DNAND需要增加堆疊的層數(shù)，需要刻蝕加工更深的孔以及更深的挖槽，增加了對刻蝕設(shè)備的投資需求。3DNAND中刻蝕設(shè)備的支出占比達到50%，遠高于此前工藝NAND的15%。

    刻蝕設(shè)備在3DNAND資本開支的份額

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    2.3DNAND要求刻蝕技術(shù)實現(xiàn)更高的深寬比

    在平面結(jié)構(gòu)中，對刻蝕設(shè)備的要求是滿足精細線寬要求。但在3DNAND中制造工藝中，增加集成度的主要方法不再是縮小單層上線寬而是增加堆疊的層數(shù)，對介質(zhì)刻蝕而言，要在氧化硅和氮化硅一對的疊層結(jié)構(gòu)上，加工40:1到60:1的極深孔或極深的溝槽。3DNAND下，對線寬的要求相對不那么苛刻，而是要求刻蝕設(shè)備能穿透多層結(jié)構(gòu)，要求刻蝕技術(shù)實現(xiàn)更高的深寬比。

    典型的3DNAND結(jié)構(gòu)示意圖

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    3.刻蝕精度要求提升，推動ICP刻蝕設(shè)備占比提升

    刻蝕效果主要包括刻蝕速率和刻蝕精度：（1）刻蝕速率（EtchRate）。用來衡量硅片的產(chǎn)出速度，刻蝕速率越快，產(chǎn)出率越高。提高刻蝕速率要求提高等離子密度。（2）刻蝕精度，主要包括保真度（Profile）、選擇比（Selective）、均勻性（Uniformity）等參數(shù)。保真度要求把光刻膠的圖形轉(zhuǎn)移到其下的薄膜上，即希望只刻蝕所要刻蝕的薄膜，而對其上的掩模和其下的襯底沒有刻蝕。選擇比S=V/U（V為對薄膜的刻蝕速率，U為對掩?；蛞r底的刻蝕速率），刻蝕薄膜的過程中，掩模或者襯底也會不可避免給刻蝕，只是刻蝕速率不同，S越大選擇比越高。高選擇比在最先進的工藝中為了確保關(guān)鍵尺寸和剖面控制是必需的。特別是關(guān)鍵尺寸越小，選擇比要求越高。此外，由于跨越整個硅片的薄膜厚度和刻蝕速率不同，從而導(dǎo)致圖形轉(zhuǎn)移的不均勻，尤其是中心和邊緣相差較大，均勻性成為衡量這一指標的重要參數(shù)，刻蝕均勻性與選擇比有密切的關(guān)系。

    隨著工藝要求提高，ICP刻蝕由于能實現(xiàn)離子轟擊速度和濃度的分開控制，更好的實現(xiàn)刻蝕速率和刻蝕精度，成為越來越多的選擇。初期刻蝕設(shè)備的射頻系統(tǒng)普遍為電容式耦合點射頻系統(tǒng)，為了提高刻蝕速率，通常通過增加RF功率提高電場強度，從而增加離子濃度、加快刻蝕。但離子的能量也會相應(yīng)增加，損傷硅片表面。為了解決這一問題，半導(dǎo)體設(shè)備廠商普遍采用了雙射頻系統(tǒng)設(shè)計，就是在原有基礎(chǔ)上，增加一個置于腔體頂部的射頻感應(yīng)電場來增加離子濃度。該電場加速產(chǎn)生更多離子，但又不直接轟擊硅片。Icp既可以產(chǎn)生很高的等離子體密度，又可以維持較低的離子轟擊能量，解決了高刻蝕速率和高選擇比兩個原來互相矛盾的問題。